您的位置:EEWORLD大学堂 > 嵌入式开发 > FPGA >

潘文明至简设计法系列教程高效的verilog设计模板

课程介绍: 多用模板有利于我们节省时间。明德扬的模板,包含了至简设计法的计数器、状态机、FIFO和模块结构等,这些是RTL代码最常见的部分。使用这些模板的时候,工程师只需按顺序填空,就能快速地进行设计,可节省大量时间。

课程标签: Verilog 至简设计法 嵌入式开发 FPGA ic

课时相关:共2课时 总时长34分48秒

  • 课程目录
  • 课程讨论
  • 课程资料
  • 参加考试
多用模板有利于我们节省时间。明德扬的模板,包含了至简设计法的计数器、状态机、FIFO和模块结构等,这些是RTL代码最常见的部分。使用这些模板的时候,工程师只需按顺序填空,就能快速地进行设计,可节省大量时间。