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Verilog HDL硬件描述语言基础培训

课程介绍: Verilog HDL硬件描述语言基础培训

课程标签: FPGA Verilog HDL 硬件描述语言

课时相关:共13课时 总时长2小时32分23秒

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Verilog HDL硬件描述语言基础培训

讲师

讲师: 夏宇闻

主要从事超大规模集成电路、数字系统、电子设计自动化方面的研究和教学。出版有若干集成电路设计、Verilog方面的专著。