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这里所说的时序其实就是指时序图,又名序列图、循序图、顺序图,是一种UML交互图。它通过描述对象之间发送消息的时间顺序显示多个对象之间的动态协作。
[高精度实验室] 时钟和计时

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时钟高精度实验室时序计时

Clock and timing can cover a lot of system use cases, but how does one know which clock IC is the best fit? This introductory training module provides an overview of the applications and system use cases for different clock and timing functions.

共7课时1小时5分43秒

Verilog HDL设计与实战

Verilog HDL设计与实战

FPGAVerilog时序

《Verilog HDL设计与实战》分为四个部分:ModelSim仿真工具与QuartusⅡ开发工具的基本操作、VerilogHDL的语法介绍、FPGA实例设计和基于Qsys的NiosⅡ实例设计。首先介绍QuartusII的基本操作,包括工程的新建、代码的编辑、原理图的设计、VerilogHDL的代码设计、基于QuartusⅡ和ModelSim的波形仿真及FPGA配置文件的下载等与FPGA设计有关的基本操作。之后配合VerilogHDL程序实例以VerilogHDL知识点的方式逐个介绍它的基本语法。然后,以实例为切入点,从简单到复杂,介绍组合电路的建模、时序电路的建模和综合实例的设计。

共26课时8小时2秒

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