课程介绍
相关标签: FPGA Xilinx Vivado
如何在Vivado IP集成器中使用多时钟域
如何创建、管理Vivado中运行的综合与实现
UltraFAST 设计方法实用功能:Checklist
Xilinx Tcl 库的介绍
如何使用IP集成器(IPI)打包定制IP
在Vivado中使用Cadence IES仿真MicroBlaze设计
如何在Zynq上使用Vivado IP集成器(IPI)
如何使用Vivado时序约束向导
如何使用UltraScale内存控制器IP
使用Vivado器件编程器对FPGA进行非直接编程
在Vivado System Generator设计中指定AXI4 Lite接口
System Generator中的多时钟域介绍
如何在Vivado中存储和恢复时序报
在Vivado中采用Synopsys的VCS仿真Zynq BFM设计
在Vivado中使用Synopsys VCS来仿真MicroBlaze设计
Xilinx MicroBlaze 视频介绍
高级时钟异常的错误路径、最小/最大延迟与设置的案例分析
UltraFast设计方法中的时序收敛
Vivado 设计套件安装向导
Vivado时序收敛技术物理优化
显示全部 ↓
换一批猜你喜欢

用户评论

chenyy
走过路过不要错过,最新最好的FPGA设计工具之一,不学习就out了
2015年05月11日 14:19:39回复|()

推荐帖子

讨论,参与者有分。关于ce内核内存设置的问题。
我正在使用pb5制作ce的nk.bin文件。我的主板是集成显卡,显存从内存中取。 我的想法: 1、我的内存512M,在OEMAddressTable中RAM是否设置成512M或者说是否包括显存。 2、假如包括显存,对我在config.bib中Memory的设置是否有影响?是否需要设置RESERVED类型的内存(BSP使用) 另外,开始地址如何设置? 我的内核出现Jumping to ...
srong 嵌入式系统
ISE14.6综合的时候时钟输入出现警告提示 需要声明 this BUFG explicitedly
我是用XILINX XC9500XL-144芯片,配置引脚p30为时钟输入,综合的时候出现 waring:Cpld - Inferring BUFG constraint for signal 'iGCK1' based upon the LOC constraint 'P30'. It is recommended that you declare this BUFG explicitedly...
manyou11 FPGA/CPLD
关于LM741运放的电源问题
本人现升级以前别人做过的一个仪表,该仪表所用741均使用正负15供电。现在想用正负5v供电,是否只要将正负15v改为正负5v就可以,其他电路都不需修改。当然设计中会保证放大电压不会超过5v。 之前问过别人,说只改电压就可以,本人不太确定,发帖请教各位牛人,谢了。...
mytzh 嵌入式系统
山寨牌2440开发板
命名《山寨》大家觉得如何,哈哈 [ 本帖最后由 青叶漂零 于 2010-10-28 18:25 编辑 ]...
青叶漂零 嵌入式系统

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

站点相关: 汽车电子 智能硬件

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved