课程介绍
FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例(1)::8位数据通路控制器
组合逻辑举例(2):一个8 bit三态数据通路控制
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一:用门级结构描述D触发器;示例二:编写测试模块通过仿真检查设计正确与否;
示例三:由已设计的模块来构成高一级的模块;示例四:带异步复位端的D触发器。
实例:T触发器和计数器的实现及测试
实例:用一位全加器组成4位全加器和指令译码电路的设计
实例:指令译码电路的测试
FPGA设计中不同抽象级别HDL模型:系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

显示全部 ↓
换一批猜你喜欢

推荐帖子

调试串口调试信息的问题
串口1我作为调试串口,并且没有加载普通串口的驱动,当内核调试信息输出的时候同时应用程序的TRACE语句也在调试串口输出了,想不明白,帮看看。...
qiushui 嵌入式系统
EEWORLD大学堂----数据结构和算法
数据结构和算法:http://training.eeworld.com.cn/course/4685数据结构和算法这门计算机必修课历来无论在哪个学校,都是无比乏味和催人入睡的。 但是,小甲鱼决定要投入大量的精力来将这门课程打造成有史以来最为华丽的,最为欢乐地,最为图文并茂的课程! 小甲鱼数据结构和算法课件及源码 http://download.eeworld.com.cn/downl...
老白菜 嵌入式系统
关于EVC程序下载到NK内核 下载目标板 无法运行
Windows CE.NET的应用为MyApp.exe 1.将MyApp.exe复制到E:\PROJECTS\MyWinCE\RelDir\CEPC_X86Release目录下; 2.创建快捷方式文件MyApp.lnk(文本文件),文件内容如下: 10#\Windows\MyApp.exe MyApp.lnk文件也放入E:\PROJECTS\MyWinCE\RelDir\CEPC_X86Re...
zyandll 嵌入式系统
请教关于增大nor FLASH的地址变化问题
shuiyan大侠: 您在我的另一个帖子中: “NOR是线性寻址的,所以其实是不需要初始化的。只是CE下有block设备的统一接口,所以会在eboot中将其按照标准block设备配置一下,定义好对应的block size, page size, block num等等。换nor的话,这里会有改动的。 另外,虚拟地址空间映射肯定要改,要将原来的32M空间增加为64M空间,这样系统才知道可用的...
94179411 嵌入式系统

用户评论

chenyy
目录
FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例(1)::8位数据通路控制器
组合逻辑举例(2):一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
实例:用门级结构描述D触发器
实例:T触发器和计数器的实现及测试
实例:用一位全加器组成4位全加器和指令译码电路的设计
实例:指令译码电路的测试
FPGA设计中不同抽象级别HDL模型


2015年06月02日 16:29:42回复|()
chenyy
真的说的很详细,大家看了给留言哦,欢迎交流技术问题
2015年06月02日 16:28:04回复|()
chenyy
夏宇闻老师一出,KO所有硬件描述语言专家
2015年04月22日 14:59:55回复|()

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

站点相关: 汽车电子 智能硬件

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved