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迅速掌握SDC (Synopsis设计约束)时序分析
FPGA
SDC
设计约束
时序分析
共1课时 21分19秒
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简介
时序分析是65 nm以及更小工艺尺寸的关键因素。您应该知道怎样才能轻松的设置时序约束,产生提高时序分析效能的时序报告,怎样提高FPGA时序性能。在这一技术研讨中,您将了解到怎样通过理解时序分析基础和基于SDC的时序分析方法来解决这些难题。您还会了解到其他时序分析资源。
课程目录
课时1:迅速掌握SDC (Synopsis设计约束)时序分析 (21分19秒)
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leevalour
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