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FPGA
Altera FPGA设计技巧提高实训
FPGA
Verilog HDL
Altera
Quartus II
共15课时 7小时30分42秒
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用户点评
简介
基于
Al
tera FPGA和
Quartus
II开发软件,带你学习FPGA设计技巧,提高你的FPGA设计技能。包括面积与速度的折中、硬件可实现、层次化设计以及同步设计等。
课程目录
课时1:从原理图到HDL (31分45秒)
课时2:FPGA的发展及展望 (24分33秒)
课时3:Verilog HDL模块的设计流程 (43分13秒)
课时4:设计一个十六位加法器 (34分49秒)
课时5:FPGA设计原则和技巧(一):面积与速度的折中 (15分39秒)
课时6:FPGA设计原则和技巧(二):硬件实现性、层次化设计及同步原则 (21分58秒)
课时7:FPGA中IP核的使用 (13分17秒)
课时8:Verilog HDL的三种建模:数据流建模、行为建模和结构化建模 (54分2秒)
课时9:D型触发器的Verilog代码和Testbench的编写 (29分41秒)
课时10:练习:BCD码编码器_逐步移位法 (14分21秒)
课时11:状态机的基本要素、类型和HDL级实现 (44分35秒)
课时12:一段式状态机练习 (5分27秒)
课时13:在Quartus II上实现跑马灯实验 (28分43秒)
课时14:2段式、3段式状态机详解及在Qurtus II中的实验 (35分10秒)
课时15: FPGA中IP核的使用及HDL语句要点 (53分29秒)
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