大学堂
简介
基于Altera FPGA和Quartus II开发软件，带你学习FPGA设计技巧，提高你的FPGA设计技能。包括面积与速度的折中、硬件可实现、层次化设计以及同步设计等。
课程目录
课时1：从原理图到HDL (31分45秒)
课时2：FPGA的发展及展望 (24分33秒)
课时3：Verilog HDL模块的设计流程 (43分13秒)
课时4：设计一个十六位加法器 (34分49秒)
课时5：FPGA设计原则和技巧（一）：面积与速度的折中 (15分39秒)
课时6：FPGA设计原则和技巧（二）：硬件实现性、层次化设计及同步原则 (21分58秒)
课时7：FPGA中IP核的使用 (13分17秒)
课时8：Verilog HDL的三种建模：数据流建模、行为建模和结构化建模 (54分2秒)
课时9：D型触发器的Verilog代码和Testbench的编写 (29分41秒)
课时10：练习：BCD码编码器_逐步移位法 (14分21秒)
课时11：状态机的基本要素、类型和HDL级实现 (44分35秒)
课时12：一段式状态机练习 (5分27秒)
课时13：在Quartus II上实现跑马灯实验 (28分43秒)
课时14：2段式、3段式状态机详解及在Qurtus II中的实验 (35分10秒)
课时15： FPGA中IP核的使用及HDL语句要点 (53分29秒)
讲师简介
至芯科技（http://www.zxopen.com）作为全国最专业的FPGA人才培养基地，Altera ATPP (Altera Training Partner Program) 主力成员，长期从事针对Altera的培训,尤其注重大学计划。至芯科技致力于整合FPGA的教学资源，为高校提供完整的FPGA教学体系、提供最新的FPGA使用工具、提供最新的FPGA教学仪器、提供最实用的FPGA教学教程。积极培养新生代FPGA人才，更积极推进校企合作，努力使Altera----至芯----高校三方形成一个稳定的FPGA生态系统，培养出更多卓越的FPGA工程师。近期结合Altera的产品更新,在嵌入式、SoC等方面也能为大家提供优质服务，至芯期待在更广的领域与更多的FPGA爱好者、高校、公司共同合作，一起推动产业进步。至芯课程/服务咨询：工程师：至芯_小魔头联系方式：邮箱：zxopenwjf@126.comQQ: 761664056
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基于Altera FPGA和Quartus II开发软件，带你学习FPGA设计技巧，提高你的FPGA设计技能。包括面积与速度的折中、硬件可实现、层次化设计以及同步设计等。
讲课谈不上，就整个最简单 实用的，准备这么写， [用 Modelsim 跑最小 TestBench, 送给第一天用 Modelsim 的朋友] 你看怎么样
讲课谈不上，就整个最简单 实用的，准备这么写，
[用 Modelsim 跑最小 TestBench, 送给第一天用 Modelsim 的朋友]
你看怎么样
期待给大家上一堂课讲讲
同学们，为什么非要在 Quartus里面 启动 sim,
正常开发里面，跑综合 和 跑 sim 都是独立 开来，
sim 这块 有专门的，分析， 测试条目，激励向量，版本管理，跟踪，报告。
在quartus中没有设置modelsim的路径或者路径设置的不对，重新设置下试试
基于课程 Altera FPGA设计技巧提高实训 的讨论 http://training.eeworld.com.cn/course/575
请问这是什么问题啊？怎么解决？