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hangsky
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请教一个异步的问题
- 时钟CLKA与CLKB,可否这样操作一个信号(en):时钟CLKA下检测到某条件(A)时,将en置为“1”;然后时钟CLKB检测到en为高后,输出一个时钟宽度的脉冲,并将en拉低,置为“0”?烦请各位高手告之,这样做可不可以?不可以的话,又是因为什么原因呢?
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eeleader
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基于SAFERTOS系统的时间隔离实现
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MamoYU
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生命的奖赏远在旅途终点【转】
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huixun001
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- 上一个帖子:https://bbs.eeworld.com.cn/thread-312807-1-2.html[[i] 本帖最后由 ssawee 于 2011-12-19 22:47 编辑 [/i]]
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ssawee
FPGA/CPLD