通过FPD-Link实现J6与车载显示器之间稳健接口的设计考虑[第2部分]

有几个选项可用于 获取像素时钟。 如这里的图片所示，我们看到对于 DPLL_VIDEO 1，可以使用 DPLL_HDMI 或 DSS 时钟 来获取 PCLK。 继续看下去，我们会看到在 VOUT 2 方面 也有一些复用选项。 在本例中，我们有 [听不清] 时钟DPLL_VIDEO 1 和 2、 DPLL_HDMI 以及 DSS 时钟。 如果只看 VOUT3 的复用选项 我们看到可以使用 DPLL_VIDEO 1、DPLL_VIDEO 2、DPLL_HDMI 或 DSS 时钟。 通常情况下，我们建议 使用 DPLL_VIDEO或 DPLL_HDMI 来获取 VOUT PCLK。 为了确保正确操作，应该对 PCLK 中的 输出时钟上的抖动进行控制 以符合 FPD-Link数据表抖动要求规范 这些规范可能因器件而异 因此我们建议针对相应的数据表 对每个器件进行验证 抖动要求通过 UI 表示其计算公式 如下所示： 1 除以 35，再乘以 PCLK 的频率。 35 是根据 FPD-Link 串行化并行数据的方式得出的。 例如，如果一个以 74.25MHz 的 PCLK 频率运行的器件 要与一个要求抖动间隔小于0.25 个单元的串行器通信 则我们计算得出抖动值小于 96 皮秒 实质上，这意味着在测量从频率超过 40MHz 到频率超过 20MHz 的FPD-Link CDR 频段内的 抖动时，总体抖动应 小于 96 皮秒，以确保兼容性。 在本例中，对于频率大于 70MHz 的视频 我们建议使用处理器的 DPLL_HDMI。 对于频率小于70MHz 的视频 可以使用处理器的DPLL_HDMI 或 DPLL_VIDEO 来获取 PCLK DPLL_VIDEO是 A 型 PLL 这意味着的它与 DPLL_CORE 和DPLL_MPU 具有相同的 PLL 类型 DPLL_VIDEO 使用奈奎斯特速率 DAC 进行实施 因此，我们建议使用高端配置 以确保 FPD-Link兼容性 这是因为，在 F over 40到 F over 20 的 FPD-Link CDR 区域中，抖动非常重要 而对于 A 型 DPLL 来说，N 值越低，抖动值会越高 进行编程时，我们建议您参考 应用指南 SPRAC62，以了解 REFCLK 和 VCO 限制。 这些限制是为了优化性能。 REFCLK 本质上是振荡器除以 N 值 VCO 则是振荡器乘以 N 值。 所以，如下面列出的公式所示 由此计算得出的最终 VOUT 是振荡器 乘以 2 乘以 N 乘法器 除以 N 加 1 除法器除以额外的 HS 除法器 除以 LCD 和 PCD，这些是显示子系统中的除法器 就像上一张幻灯片所提到的，在使用 DPLL_VIDEO 时 我们建议使用较高的 N 值 以便最大限度地减少FPD-Link 数据表 CDR 区域中的频谱内容。 下面的频谱图非常清楚地说明了这一点 在本例中，PCLK 集中在 74.25MHz 我们看到，两个红色区域 突出显示了我们想要尽量减少频谱内容的CDR 区域 我们来看一下蓝色的图，它表示 N 等于 7 是较低的 N 配置, 再来看一下红色的图 它的 N 等于 119，表示较高的 N 配置 两者相比，我们可以看到 蓝色的图拥有更多的频谱内容。 DPOJET 为 TJ测量的数据 为这些结果提供了进一步的支持。 我们来看看此 CDR 区域的总抖动。 我们看到，在 N 等于 7 的情况下 抖动是 180 皮秒。 但是，在 N 等于119 的情况下，总抖动 只有 75 皮秒。 因此，实际上我们看到， 只需降低 N 除法器，CDR 区域中的 总抖动就会显著增加。 DPLL_HDMI 是 B 型 PLL 与 USB、SADA和 PCIE 的 PLL 类型相同 它使用 Σ-Δ 调制器进行实施，而不是 控制环路中的奈奎斯特调制器 可平缓实现变换 这也导致 FPD-LinkCDR 区域中的 边带频谱内容减少。 对此 PLL 进行编程时，我们建议参考 应用指南 SPRA62 来了解REFCLK 和 VCO 限制 以便优化配置。 在下面的公式中，我们可以看到 要计算最终的DPLL 频率 我们使用晶体振荡器输入 乘以 N 乘法器，除以 N 除法器 加 1 除以 M2 除法器除以 LCD 和 PCD 除法器 这两个除法器位于显示子系统中 从而获得最终的 VOUT。 总之，DPLL_HDMI 的Σ-Δ 实施大幅降低了 FPD-Link 串行器 CDR 区域中的抖动 因此，如果 PCLK 频率大于 70MHz 我们建议使用 DPLL_HDMI 对于频率小于70MHz 的视频 可以使用 DPLL_HDMI或 DPLL_VIDEO 接口 来获取 PCLK 但是，需要记住的重要的一点是，使用 DPLL_VIDEO 时 较高的 N 值将为FPD-Link 应用产生 更好的结果 我们已经介绍了如何通过预防来提高处理器的可靠性 我们来快速回顾一下 其中包括以下硬件指南以及进行良好设计布局的注意事项 我们还介绍了如何选择正确的像素时钟 来获取 PCLK以及最佳配置 不过，有时候，只执行步骤 1 和 2 是不够的 在某些情况下，PCB 的物理限制 可能会导致并非最佳的硬件布局 或者在其他情况下，DPLL_HDMI 用于 实际的 HDMI 输出，因此在 PCLK 大于 70MHz 的情况下，DPLL_HDMI 不能用于获取 VOUT13100:07:,000 --> 00:07:38,340 在这些情况下，我们建议 在系统中添加时钟清除器 以缓解任何问题