logo 大学堂

深入了解SoC FPGA系列课程

Soc_FPGA 共5课时 16分52秒
简介

SoC FPGA是嵌入式发展的潮流,技术走向与每一个嵌入式工程师息息相关。本课程基于Altera SoC FPGA的硬件平台,系统地介绍了SoC FPGA的简介、典型应用、可靠性、稳定性、系统性能、嵌入式软件电源等。对入门SoC FPGA的人来说是一个很好的参考教材。

猜您喜欢

推荐帖子

MicroPython动手做(16)——掌控板之图片图像显示
掌控板板载1.3英寸OLED显示屏,分辨率128x64。显示图像有两种方法,一是 bmp格式的图片,可以用取模软件转换为16进制图像数据,在OLED屏显示图像。二是pbm格式的图片,在OLED屏显示图像。板内内置图片为pbm格式,相对于16进制图像数据,pbm格式占用内存更少,可以使掌控板储存更多的图片,我们也可以将自己制作的图片,转换为pbm或者bmp格式显示在掌控板上。1、OLED屏显示心在跳
eagler8 MicroPython开源版块
报论坛Bug
用IE内核的浏览器在申请时老是报标题错误,换成Firefox后就可以,找不到地方发帖,就来吵版主了,版主找个地方提一下意见。
bihu 微控制器 MCU
找到一个关于团购的LM3S9B96的开发板的介绍视频
EEworld太给力啊!在上一次组织了盛大的25元lunchpad的元购活动之后,又有了新的更加给力的团购活动,EE团--TI 原装DK-LM3S9B96开发板 348元(包邮)!!!地址连接https://home.eeworld.com.cn/my/link.php?url=https://bbs.eeworld.com.cn%2Findex.php大家要多多支持啊!:kiss: 感谢eewo
小小白 微控制器 MCU
【FPGA技术】周期约束的计算
n周期约束的计算p设计内部电路所能达到的最高运行频率取决于同步元件本身的建立保持时间,以及同步元件之间的逻辑和布线延迟。p时钟的最小周期为:  Tperiod= Tcko +Tlogic +Tnet +Tsetup-Tclk_skew Tclk_skew =Tcd1-Tcd2p其中Tcko为时钟输出时间,Tlogic为同步元件之间的组合逻辑延迟,Tnet为网线延迟,Tsetup为同步元件的建立时间
eeleader FPGA/CPLD
ADC用DMA,分配16K的BufferSize不能有效分配
用STM32F103VET6的芯片,分配16K的空间用做ADC1的DMA缓存尺寸,初始化是可以的,使能DMA函数后,DMA_DeInit(DMA1_Channel1);DMA_InitStructure.DMA_PeripheralBaseAddr=ADC1_BASE+0x4c;//base+0x4cDMA_InitStructure.DMA_MemoryBaseAddr=(u32)&ADCCon
hosdap stm32/stm8
Altium Designer 导出Gerber文件详细教程
1、用Altium打开需要导出Gerber文件的PCB;[size=0px]& P3 o* A, _, g{& o* i( R[/size]2、点击“File”-“fabricatio Outputs ” “Gerber Files";3、在弹出的“Gerber Setup”对话框中选择“Layers”选项卡;4、只要选择左下角“Plot Layer”下拉列表里的“Used ON”即可;5、点击“
心仪 PCB设计
推荐内容

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

 
机器人开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

站点相关: 汽车电子 智能硬件

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved