大学堂
简介
Presented by Wendell Boucher, Electrical Engineer Level 5
课程目录
展开全部
猜您喜欢
推荐帖子
- 请问高手：关于优龙FS2410开发板串口问题
- 请问高手：[b] 怎么释放优龙FS2410开发板的调试串口一UART1，使得可以将UART1用作普通通讯端口跟GPRS模块通讯？板子串口1是用作控制台的调试串口的，所以如果要用他跟其他模块通讯，应该要将其释放作为普通通讯端口，问一下是修改bios还是内核，还是有其他方法[/b
-
xyw
嵌入式系统
- Qsys系统采用NiosII与自定义AvalonMM slave接口生成的系统没人reset输入口？
- 自定义了一个求两个数字a，b的最大公约数的硬件算法，然后用avalon MM 从设备接口连接到Qsys系统上，系统包括了：一个clk核，一个Nios II standard核一个DDR2控制器一个sysID核一个JtagUART核以及 一个自定义的求最大公约数核。如下图所示连接完成之后，生成Verilog以及bsf文件都没有reset输入（如下图），求解这是为什么，我记得原来是好好的。
-
zpccx
FPGA/CPLD
- ucos
- 各位大虾，最近学习ucos系统，在OSTickISR函数里有一个OSIntNesting，请问这个变量的作用是？？？？
-
jinzhongxiao
实时操作系统RTOS
- 正式复工了，各种措施有做到位吗
- 你们单位门口有人给你们检查温度吗，你们都戴口罩戴手套上班吗，你们进公司前都消毒吗。。。
-
led2015
聊聊、笑笑、闹闹
- FPGA逻辑设计注意事项列表
- 这是一个在逻辑设计中注意事项列表，由此引起的错误常使得设计不可靠或速度较慢，为了提高设计性能和提高速度的可靠性，必须确定设计通过所有的这些检查。专业FPGA设计论坛3 [2 I5 \/ {3 N* X 可靠性3 k6 ]1 b( D3 R4 p! r/ \1 k1 v! f) S! ?h) E 1. 为时钟信号选用全局时钟缓冲器BUFG！不选用全局时钟缓冲器的时钟将会引入偏差。FPGA设计网论
-
eeleader
FPGA/CPLD
- 非常经典的三极管的开关电路的分析
- 很简单很详细很实用 经典的三极管的开关电路的分析
-
linda_xia
模拟电子
推荐内容
网友正在看 换一换
- 请问高手：关于优龙FS2410开发板串口问题
- Qsys系统采用NiosII与自定义AvalonMM slave接口生成的系统没人reset输入口？
- ucos
- 正式复工了，各种措施有做到位吗
- FPGA逻辑设计注意事项列表
- 非常经典的三极管的开关电路的分析
- 中国视频教程基地
- createfile()创建文件失败的问题
- 新颖IC降低锂电池充电器成本
- 请问大家编程都有智能提示么？
更多开源项目推荐
热门器件
随便看看
热门下载
京公网安备 11010802033920号
Modern Switch Mode Power Supply Design, Closing Feedback Loops using Simplis
Modern Switch Mode Power Supply Design, Closing Feedback Loops using Simplis