[i=s] 本帖最后由 liutogo 于 2015-7-15 08:18 编辑 [/i]看CMSIS_os的代码,觉得有点问题[code]/*** @brief Get a Message or Wait for a Message from a Queue.* @paramqueue_idmessage queue ID obtained with ef osMessageCreate.* @
使用的ep2c5t144c8的Cyclone II 中的PLL,通过Quartus II 软件自动生成,波形仿真成功,但是在下载到FPGA后无法正常执行其功能,我想问一下:1)对于FPGA中的PLL的输入时钟有没有特殊的限制,是不是使用芯片中的CLK1~4,就可以了?2)对于PLL可以有两个输入时钟,是干什么用的?3)每个输入时钟(如inclk0),对于CLK有没有什么特殊的要求,就是说是不是CL