10.5 高速数据转换器中的采样率与数据速率，抽取（DDC）和插值（DUC）概念

大家好，欢迎观看TI 高速数据转换器 实验，该实验将帮助您了解数据 转换器采样率与数据速率之间的 差异。 在该视频中，我们将介绍这两个常用 术语之间的差异，以及对 抽取和内插的高层面说明， 由于这两项数字数据处理技术， 可以降低或提高转换器 数据速率。 该视频将涵盖数据转换器输入 和样本数据速率、将执行 抽取的数字下变频器 -- 或 DDC --、 将执行 内插的数字上变频器-- 或 DUC --、使用这些 功能的主要优点和缺点、 对 JSED204B 串行器/解串器速率的 简短介绍以及它们如何与数据转换器 采样率和数据速率相关。 采样率是 ADC数据转换器 对模拟输入进行采样或 DAC 数据转换器发送 模拟输出的速度。 该速率通常是向这些 转换器提供的外部时钟速率。 不过，TI DAC38j84 和该系列中的 其他器件等一些新的转换器 具有内部 PLL，它们可以提供使用 较慢的输入时钟创建高速采样时钟的选项。 当用户在我们的客户 EVM 使用的 GUI 中输入采样率 信息时，这有时会使他们感到困惑。 数据速率是 ADC 的数字输出数据的 速率 -- 或 DAC 的数字输入数据速率。 在许多情况下，这些速率与采样时钟速率是不同的。 例如，如果用户运行 ADS54J60 ADC 并以 1 千兆个样本/秒的采样率 执行以二为模的抽取，那么离开 器件的实际数据速率将是 1 千兆个 样本/秒除以 2，或 500 兆个样本/秒。 如果用户使用以四为模的抽取， 那么该数据速率将是 250 兆个样本/秒。 请记住，这是等效的并行数据速率，而不是 该器件输出引脚的串行器/解串器速率。 我们将在该视频的稍后部分对此进行讨论。 如果使用新的采样率更高的转换器，则需要 更高的数据速率。 在许多情况下，对于数据转换器器件或将数据接收 或获取到数据转换器中的 FPGA ASIC 而言，这些速率太高。 另一个原因可能是可用的 I/O 数量。 在任一情形中，通常需要降低数据速率。 为此，使用了内插和抽取。 在使用内插或抽取时， 一条很好的经验法则是， 选择可以支持信号带宽的数据速率和 可以支持频谱纯度的采样率。 在下一部分中，我们将讨论抽取概念。 这将包括定义、时间与频率的 比较、优点和缺点以及一些 使用抽取的示例 TI 器件。 抽取到底是什么？ 在数字信号处理中，抽取 是降低信号采样率的过程。 术语降采样通常指该过程中的 一个步骤，但有时这些术语 可互换使用。 升采样或内插可以增大采样率， 作为它们的补充，抽取 是多速率数字信号 处理系统中采样率转换的 特定情况。 在对信号或其他连续函数的样本 序列执行抽取时，它 会产生通过以较低速率 对信号进行采样而获得的序列的 近似值。 这是通过从数据流中删除一些样本来实现的。 抽取通常包括一个数字低通或 抗混叠滤波器，后跟抽取器。 该操作就像使用一个模拟抗混叠滤波器， 其中心频率等于采样率 除以抽取因子。 抽取因子通常是大于 1 的整数或有理分式。 采样率除以该因子，或者 可以等效为将该数值乘以输出数据 速率，以确定ADC 使用的实际 采样率。 抽取用于将采样率降低到 器件可以处理的水平，允许使用高 采样率以实现更灵活的频率规划， 以及提供具有更高频谱性能的滤波。 在该幻灯片中，在时域和频域中 展示了一个抽取函数示例。 在执行抽取时，会生成像 -- 如频域图所示。 在该示例中，与采样率或 转换器相关的信号或像将降至 采样率除以 2。 2Fs 处的信号和像将降至 Fs， 依此类推。 然后，使用低通滤波器来提供 抗混叠保护，从而移除 这些像，允许以低得多的数据速率实现干净的频谱。 数据表通常包含显示 可用于 DDC 的功能的方框图。 该幻灯片显示了 TI 的 ADS54J60 ADC 中可用的 DDC 功能示例。 正如您可以在该图中看到的， 该器件提供多种功能， 包括以二为模的抽取、 以四为模的抽取、混频器变化选项， 后跟采用四个块的抽取和 DDC 旁路模式。 正如先前提到的，抽取伴随着滤波， 可以在该方框图中看到这一点。 该器件提供采用以二为模的抽取的 低通滤波器或高通滤波器选项。 在以四为模的抽取中，它为 带通滤波器提供四种不同的中心频率选项。 使用抽取具有优点，也具有一些缺点。 优点是它可以提供 SNR 处理增益， 信号的频率视图保持恒定， 抽取滤波器可以降低噪声功率， SNR 性能会提高，此外，由于对样本取平均值， 因此转换器的总体噪声会降低。 不过，使用抽取是要付出一些代价的。 缺点包括需要更多的数字逻辑。 使用更多的数字逻辑将消耗更大的功率， 并且总体信号带宽容量将降低。 该幻灯片中显示了一些具有内部抽取 功能的 TI 器件示例。 ADC32RF45 是双通道、14 位、3 千兆个 样本/秒 ADC，具有从 4 倍一直到 32 倍的多个抽取选项。 ADC12J4000 系列作为单个转换器具有 从 4 倍到 32 倍的选项，而 ADS54J60 系列仅提供 2 倍和 4 倍的抽取。 在下一部分中，我们将讨论内插概念。 这将包括定义、时域视图、频域 视图、优点和缺点以及 一些使用内插的示例 TI 器件。 内插到底是什么？ 在数字信号处理中，内插 -- 或升采样 -- 是在不影响信号本身的 情况下增大信号采样率的过程。 内插是一种在一组离散的 已知数据点范围内构建新数据点的方法。 一种用于执行内插的典型方法如下所示 -- 在每个样本之间插入逻辑 0。 这称为零填充或升采样。 对升采样过程产生的 像进行滤波。 这将创建 2 倍的内插。 要实现 4 倍的内插，请再次重复该过程。 要实现 8 倍，请再次重复，依此类推。 最好采用该级联方法， 因为它可以提高所需半带滤波器的 效率。 利用内插，可以提高 DAC 输出速率。 可以进一步从相关的频带中 消除像，从而能够针对 DAC 实现更宽的奈奎斯特区域 并保持合理的数字数据速率。 该幻灯片显示了时域中的内插 功能。 该示例显示了在原始样本中 插入三个零。 添加零不会改变信号的频谱内容， 它只会加重带宽的负担。 然后，使用滤波，如低通滤波器， 可以调节添加的样本， 以填充实际样本之间的缺失电平， 如底部的图所示。 下一张幻灯片显示内插的 频域视图。 顶部的图是向原始数据添加零 之后，但在应用任何滤波之前数字上变频 转换器的典型输出。 第二个图显示了 2 倍 内插低通滤波器的效果。 该滤波器将用于对 F 数据的关联数据 像进行衰减。 通常，如果需要大于二的抽取，则会在 多个级中完成它。 第三个图显示了在 信号链中使用的第二个 2 倍内插级以执行 4 倍内插的效果。 然后，第四个图显示了第二个 级的第二个低通滤波器之后的结果。 使用这两个低通滤波器， 可以实现不变的输出音调， 但具有高得多的采样率 -- 如底部的图所示。 现在，如果需要，用户可以使用 数控振荡器或 NCO 转换到该 原始信号并实现高得多的 中频，同时使得性能下降极小。 数据表应显示器件的内插 滤波器的 FIR滤波器响应。 该幻灯片中的图 60 和图 61 显示了 DAC38J84 器件使用的 FIR0 和 FIR1 内插滤波器的 幅度频谱响应。 x 轴使用标准化标度来表示 FIR 滤波器的 输入数据速率。 可以在数据表中找到的其他图包含 整个级联中使用的内插块处的复合 滤波器响应。 请注意，会产生信号振幅损失， 因为相关的频率接近滤波器的拐点， 从而导致更低的 SNR。 此外，使用多个 FIR滤波器会向数据 路径中添加延迟。 数据表中通常会列出这些 延迟编号。 使用内插具有优点，也具有 一些缺点。 优点是，它可以进一步从相关的频带中消除像， 从而使对输出进行滤波变得 更容易。 它允许更宽的奈奎斯特区域 以实现灵活的频率规划， 可降低噪声频谱密度， 降低所需的输入数据速率， 并实现更高的输出采样率。 不过，使用内插是要付出一些 代价的。 缺点包括需要更多的数字逻辑， 使用更多的数字逻辑将消耗更大的功率， 并增加延迟，并且输入带宽 会受到内插滤波器的限制。 TI 提供的具有内部内插功能的 DAC 器件示例之一 是 DAC38RF80。 如该幻灯片所示，此功能 支持多种不同的内插率。 该系列中的其他器件实际上具有更多选项。 该表还向用户展示了使用 哪些滤波器来创建各个内插率。 接下来的这些幻灯片将讨论 使用 JESD204B 标准的较新高速数据 转换器的采样。 JESD204B 是数据转换器和 FPGA 或 ASIC 等逻辑器件之间的 标准化串行接口，当今 开发的大多数新高速数据转换器 都使用该接口。 在该新的标准下，JESD204B 器件能够 轻松地在千兆赫兹范围内进行采样。 某些较新的 RFDAC 能够以高达 9 千兆个样本/秒的 采样率进行采样。 以该采样率进行采样具有一些缺点， 因为这要求每个串行器/解串器 通道具有高达 90 千兆位/秒的输入数据速率和范围。 由于 JESD204B 标准只能支持最高 12,5 千兆个样本/秒的采样率，因此必须降低数据速率。 为了实现该目的，我们使用了内插。 许多 JESD DAC具有多个 供选择的有关内插因子的选项。 就选择用户需要多少串行器/解串器 通道以及这些通道将以多快的 速率运行而言，这会向用户提供多个选项。 这对当前的 JSED204B ADC 转换器而言 不是个问题，因为它们不会以如此快的速度进行采样。 但是，如果用户要减少通道数，那么 这就成为一个问题，需要使用抽取。 在该示例中，我们展示将 使用全部 4 个 DAC、8 个串行器/解串器 通道、内插因子 4 和最大 DAC 采样率 2,5 千兆 位/秒的 DAC38J83。 为了确定串行器/解串器速率是否 会处于 JSED204B 标准规格之内， 我们将执行以下计算。 首先，我们要将 JSED204B 中使用的 八位位组转换成位。 由于每个样本包含两个八位位组，因此 对于每个 DAC，每个样本将具有 12,500 兆个八位位组。 JSED204B 采用 8b/10b 编码，每个八位位组将包含 10 个位。 因此这对应于 12,500 兆位/秒。 现在，总比特率是 12,500 兆位/秒 乘以 4 个 DAC，这等于 50 千兆位/秒。 为了使其低于 12,5 千兆位/秒， 我们选择 8 个串行器/解串器通道，以使其降至 6,25 千兆位/秒。 另一个选项是使用 4 个通道，这样我们就可以得到 12,5 千兆位/秒。 客户会在此处做出折衷 -- 使用较多的通道和较低的速度， 或者使用较少的通道和较高的速率。 他们无法使用少于 4 个的通道，因为 这会超过 JSED204B 规格的串行器/解串器数据速率。 在该幻灯片中，您将看到一个表， 其中显示此 DAC 可以使用的最小 和最大采样率。 fData 是并行数据离开 JSED204B 块 以及对 DAC 的数字输入块进行馈送的速率。 fDAC 是 DAC 的实际采样率。 fDAC 等于 fData 乘以内插因子。 由于串行器/解串器输出使用内部 PLL， 因此它们具有最小和最大的工作范围。 因此，JSED204B 数据转换器 具有相对较高的最小采样率。 在许多情况下，要使用最大采样率， 用户必须使用某种内插，以使 串行器/解串器速率降至 12,5 千兆 位/秒。 这是 JSED204B 标准允许的最大采样率。 本视频到此结束。 谢谢观看。