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潘文明至简设计法系列教程高效的verilog设计模板
Verilog
至简设计法
嵌入式开发
FPGA
ic
共2课时 34分48秒
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用户点评
简介
多用模板有利于我们节省时间。明德扬的模板,包含了至简设计法的
计数器
、
状态机
、
FIFO
和模块结构等,这些是RTL
代码
最常见的部分。使用这些模板的时候,工程师只需按顺序填空,就能快速地进行设计,可节省大量时间。
课程目录
课时1:01 基于明德扬课程的GVIM教程 (27分49秒)
课时2:02 利用GVIM制作模板 (6分59秒)
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