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潘文明至简设计法系列教程高效的verilog设计模板
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01 基于明德扬课程的GVIM教程
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课程笔记
课时1:01 基于明德扬课程的GVIM教程
课时2:02 利用GVIM制作模板
时长:27分49秒
日期:2017/07/26
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上传者:xuehua_12
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课程介绍
相关标签:
Verilog
至简设计法
嵌入式开发
FPGA
ic
多用模板有利于我们节省时间。明德扬的模板,包含了至简设计法的计数器、状态机、FIFO和模块结构等,这些是RTL代码最常见的部分。使用这些模板的时候,工程师只需按顺序填空,就能快速地进行设计,可节省大量时间。
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用户评论
2122516396
可以加QQ2122516396领取网盘资料
2017年11月14日 08:56:34
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()
xuehua_12
如果您想了解至简设计法更多视频,请关注明德扬微信公众号:fpga520。或者微信扫一扫
2017年09月15日 16:02:06
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