SAR ADC 功耗分析与计算

hello，大家好 欢迎来到 TI Precision LAB 网络培训课程 本次课程主要介绍 SAR ADC 的功耗分析 首先我们看一下 SAR ADC 的一次采样周期 所包含的两个阶段 第一个阶段就是采样阶段 第二个阶段就是转换阶段 我们接下来看一下 在这两个阶段中的功耗情况 由图中我们可以看到 在采样阶段几乎不消耗功耗 而绝大多数的功耗是来自于转换阶段 增加采样时间可以大幅度降低 ADC 的平均功耗 那首先我们看一下 ADC 内部包含转换时钟的情况 在这种情况下 ADC 的转换时间 是由内部的转换时钟决定的 因此转换阶段的时间是固定的 那 SCLK 的频率 只决定了数据量输出的速度 而不会影响转换阶段和采样阶段的时间 因此更低的采样率就直接会导致 采样阶段的时间变长 那第二种情况是 转换的时钟由外部来提供 在这种情况下 SCLK 不光 SCLK 的频率不光决定了 数字量输出的速度 也决定了转换阶段的时间长度 如果我们增加 SCLK 的频率 这将会减少 conversion 转换阶段的时间长度 而增加采样阶段的时间长度 当然这是在同样的采样率的情况下 同样如果我们保持 SCLK 的频率不变 我们降低采样率 就会增加采样阶段的时间长度 那还有一些其他的情况 比如是 I2C 的接口 以及采样阶段的时间固定的情况 总之我们需要仔细的去阅读 手册中所给出的 ADC 的时间图表 接下来我们分析 SAR ADC 的功耗情况 首先我们看一下一个 SAR ADC 的供电 一般是由模拟供电数字供电和 SAR ADC 前面驱动电路的供电 三部分供电组成 三部分供电组成 首先我们分析一下模拟供电的功耗情况 这里可以看到模拟供电的功耗 取决于 ADC 的采样率 如果采样率越高 ADC的模拟功耗 模拟供电的功耗将会成比例上升 这里给了一个计算例子 如果我们将 ADC 跑在 600k/s 的采样率的情况下 模拟供电端的电流将会是 120μA 那通过计算我们可以得到 396μW 的模拟供电端的功耗 而数字供电端的功耗 相对来说就比较复杂一些 是它由数字供电端的电压 采样率，数字量输出的代码 以及负载电容所决定的 这里给出了数字端 DVDD 的电流的公式 它是等于 SDO 的负载电容 乘以 DVDD 的电压值 再去乘以频率 再去乘以频率 那如何减少数字供电端的功耗 第一点 使用更低的数字供电电压 比如说我们用 1.8V 的供电电压 来替代 3.3V 的供电电压 第二点 就是在允许的情况下 将 ADC 的采样率设置在最低 第三点就是 减少线路上的 SDO 线路上的寄生电容 那下面链接里提供了一个计算工具 帮助我们来计算实际 PCB 走线上 的寄生电容的情况 那这里给出了一个 DVDD 数字供电端 功耗的计算的例子 那 DVDD 的电压我们取为 3.3V 那 pin 脚对地的电容 我们计为 3pF 这包含了 ADC 和 master 的电容值 SDO线上的线路 走线电容 我们计为 1.322pF 采样率是 1MHz/s SDO 线路的频率 我们取为 12Bit/μs 因此下面的方程可以 可以通过下面的方程 我们可以算出 整个数字供电端的功耗是 956.8μW 第三点我们看一下 ADC 前面驱动电路的功耗 首先运放的带宽越高的话 静态电流 所需要的静态电流将会越大 那前端的驱动电路的功耗 计算公式是很简单 就是静态电流乘以电压 但前方驱动电路会有很多 trade-off 比如如果运放的静态电流降低 那运放的噪声谱密度 就会噪声特性将会变差 噪声电压的谱密度将会增加 同样如果运放到静态电流降低 一般来说运放的摆率将会降低 同时运放的反馈电阻如果增加 是可以降低整体的系统功耗 但是这将会增加电阻的白噪声 那一个黄金的法则就是 我们要保证运放的噪声 大于三倍的电阻的噪声 下面关于运放的噪声 可以参考下面链接里的部分 那关于如果我们不用外部的驱动运放 驱动电路来驱动 ADC 而是直接将输入信号接到 SAR ADC 上 这会有什么好处呢 从右下方的图我们可以直观的看到 一个直接的好处就是 我们可以节省运放的功耗 但是这是有限制条件的 首先就是输入电压必须是低频的 而且 ADC 的采样率不能太高 最后我们给了一个 ADC 功耗数放的一个例子 我们使用同一颗 ADC ADS7042 模拟供电和数字供电都是 3.3V 运放的供电是 4.5V 我们选用不同带宽的运放 以及 ADC 也相应的跑在 不同的采样率的情况下 从 1k 到 100k 到 1M 的三种情况下 通过测量前端放大器的功耗 模拟电源的功耗 数字电源的功耗 以及得出整个系统的功耗 我们可以发现 整个系统的功耗差别是很巨大的 那随着采样率的增加 整个系统功耗会急剧的增加 好的， 谢谢大家