datasheet

大学堂

您的位置：EEWORLD大学堂 / 嵌入式开发 / 数字信号处理器（DSP） / TMS320C6748 dsp开发视频教程 / 为什么要使用 DSP

课程目录课程笔记
课程介绍
相关标签： DSP 数字信号处理 c6748
为什么要使用DSP、选择DSP c6748的理由、点亮你的第一个LED、系统时钟、存储空间、CMD文件、启动与烧写、中断与异常
显示全部 ↓
推荐视频

    用户评论

    暂时无评论

    猜您喜欢

    推荐帖子

    关于应用程序与驱动程序如何动态传递数据?
    定义:#define IO_OPEN_COMCTL_CODE(FILE_DEVICE_COMSPY,0x080A,METHOD_BUFFERED, \FILE_ANY_ACCESS)想用下面传递串口号"\\??\\COM1"DeviceIoControl(m_hDevice,IO_OPEN_COM,sz1,12,NULL,0,&dwReturn,NULL);也就是说如何让sz1="\\??\\CO
    fewcome 嵌入式系统
    verilog语法错误请指正！
    `timescale 100ps/100psmodule buffer_blocking (out, in);input in;output out;parameter DELAY1 = 103;parameter DELAY2 = 103;always @(in)#DELAY1 out = #DELAY2 in;//这个地方报错，(vlog-2110) Illegal reference to
    eeleader FPGA/CPLD
    版主 没动静了？
    版主咋么没动静了，对这产品很关注啊！
    superdianzifans DIY/开源硬件专区
    MSP430 ADC12
    Curr_Volt = caltmp >> 12;//Curr_Volt = caltmp / 2^n[b]ptr[0] = Curr_Volt / 100;//Hex->Dec变换t1 = Curr_Volt - (ptr[0] * 100);ptr[2] = t1 / 10;ptr[3] = t1 - (ptr[2] * 10);ptr[1] = 10;//shuzi表中第10位对应符号"."
    zhoupinhua 微控制器 MCU
    【FPGA设计问题】关于时序与组合逻辑
    module reg4（clk,rstn,d,q);input[3:0] d;inputclk;inputrstn;output[3:0] q;reg[3:0] q;always @(rstn or clk)q=(~rstn)?0:d; endmodule组合与时序应该是数字领域一个最基本的问题，，但今天却迷糊了，，，突然分不清这二者了。。。还望指点迷津这个电平触发应该是组合逻辑了，那时序与组合到
    eeleader FPGA/CPLD
    有个想法，关于英文资料
    根据xiaoxif在单片机版块谈的一些感想，[color=blue]在26楼[/color]，[url=https://bbs.eeworld.com.cn/thread-87805-3-1.html]https://bbs.eeworld.com.cn/thread-87805-3-1.html[/url]突然冒出一个想法，事实上很多好的资料都是英文的，所以想在EEWORLD成立一个[color
    小娜 模拟电子

    推荐内容

    热门视频更多

    开源项目推荐更多

    热门文章更多

    电路图

    可能感兴趣器件

    EEWorld订阅号

    EEWorld服务号

    汽车开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关： 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved