• 时长:5分22秒
  • 日期:2015/04/09
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  • 上传者:chenyy
课程介绍
Verilog HDL硬件描述语言概述
Verilog HDL自顶向下的设计思想
选择Verilog还是VHDL
Verilog HDL有什么用处
如何避免竞争和冒险
行为级和RTL级
Verilog模块的编写与验证举例
ModelSim和Quartus的使用
Verilog模块的基本构成要素
Verilog HDL有什么用处 
Verilog中reg与wire的不同点
Verilog中阻塞与非阻塞
Verilog中两种不同的赋值语句

讲师: 夏宇闻
主要从事超大规模集成电路、数字系统、电子设计自动化方面的研究和教学。出版有若干集成电路设计、Verilog方面的专著。
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