利用MATLAB进行FPGA设计

该视频系列将向您展示如何将信号处理算法部署到 FPGA 设计。本教程系列以脉冲检测算法为例，从成功进行 FPGA 设计所需的基础开始，进而逐步介绍调整算法以使其能够自动实施部署。

HDL Coder™ 可从 MATLAB® 函数，Simulink® 模型和 Stateflow® 图表生成可综合的 VHDL® 或 Verilog®RTL，面向 FPGA 或 ASIC 硬件。

HDL Coder™ 从 MATLAB® 函数，Simulink® 模型和 Stateflow® 图表生成可综合的VHDL®或Verilog®RTL，面向 FPGA 或 ASIC 硬件。 
本教程使用一种简单的信号处理算法来展示客户遵循的典型步骤，他们的高级算法与硬件架构详细信息相适应，从而可以在硬件中高效地实现它们并在每个步骤进行验证。
该视频涵盖：
-硬件设计的关键注意事项：流数据和固定资源
-MATLAB和Simulink的优势，以及如何利用它们进行硬件设计
-工作流程概述，包括每个步骤的验证
-HDL Coder自学教程概述
-MATLAB黄金参考算法简介
-使基于帧的算法适应流算法

要将算法有效地应用于 FPGA 或 ASIC 硬件，需要进行调整以处理流数据并优化所需的固定资源量。 Simulink® 有助于可视化硬件架构和数据流。 如果您的原始算法是在MATLAB® 中开发的，则在使用 Simulink 修改算法以进行硬件实现时，您可以重用许多工作。

该视频涵盖：
-在MATLAB和Simulink之间共享工作区变量
-利用硬件设计经验来调整算法以实现高效实施
-记录信号作为调试的测试点
-可视化数据类型及其在设计中的传播方式
-在流式MATLAB功能块中重用MATLAB代码
-使用MATLAB testbench模拟和验证Simulink硬件实现的输出

生成有效的FPGA设计通常需要平衡数据吞吐量，延迟和硬件资源。 根据设计的性质和目标，有多种方法可以使算法适应有效的硬件实现。 本教程的这一部分展示了一些方法。

该视频涵盖：
-设置用于 HDL 代码生成的模型参数
-Simulink® 模型的采样率如何转换为 FPGA 硬件的时钟速率
-在数据路径上使用各种优化技术插入流水线寄存器
-使用数据有效控制信号来监视输入样本数据
-使用 MATLAB® 测试平台验证优化的架构

有效的硬件实施需要将您的数据类型量化为定点。信号处理算法在保持所需精度的同时进行转换很有挑战性，特别是如果您是手工编写 RTL。基于模型的设计方法使您可以轻松地浏览和可视化不同的选项，并使大部分过程自动化。本教程的这一部分显示了基本概念和可以使用的一般方法。

该视频涵盖：
-将默认的 64 位双精度数据类型转换为定点表示
-在MATLAB® 和 Simulink® 环境中的定点数据类型定义
-传播数据类型以在数学计算期间保持精度
-对一致性和准确性进行模型检查以确保可预测的实施结果
-使用黄金参考对定点模型设计进行比较和验证

传统上，FPGA 编程始于向 FPGA 综合工具提供寄存器传输级别的（RTL）VHDL®或Verilog®代码。 在本部分的教程中，我们将展示如何从经过验证的高级体系结构模型自动生成 RTL，如何分析估计的时间和资源使用情况，然后自动运行综合。

该视频涵盖：
-运行代码检查用于 HDL 代码生成准备和潜在的硬件效率低下
-自动或手动解决报告的问题
-设置第三方工具以综合生成的 VHDL 或 Verilog
-使用 HDL Workflow Advisor 生成 RTL 代码的阶段，任务和设置
-资源使用和优化报告，可在进行综合之前提供快速的高层反馈
-分析 FPGA 合成的时序和关键路径

• 课时1：为什么要使用MATLAB和Simulink (4分19秒)

• 课时2：在Simulink中对硬件进行建模 (4分42秒)

• 课时3：构建高效的硬件 (4分48秒)

• 课时4：转换为定点 (5分41秒)

• 课时5：生成和合成RTL (5分23秒)