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02 生成时钟约束
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时长：15分20秒
日期：2017/07/26
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上传者：xuehua_12
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课程介绍

相关标签： FPGA 嵌入式至简设计法 EDA 时序约束

我们的目标：第一，按我们提供的步骤一个一个进行约束；第二，根据自己的使用情况，找到对应的场景后，挑出其所对应的时序约束；第三，根据提示的方法，得到参数，计算出最终结果。我们的优势：一个傻瓜式、但实用的时序约束“操作手册”。本系列视频，简单介绍了我们的“操作手册”，保证让你有意外的收获！另外，FPGA是实践课程，听一千遍，不如自己动手实践，练习才是最重要的内容。欢迎关注我们获取更多资料。

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: 2122516396; 可以加QQ2122516396领取网盘资料; 2017年11月14日 08:57:37回复|顶()

: xuehua_12; 如果您想了解至简设计法更多视频，请关注明德扬微信公众号：fpga520。或者微信扫一扫; 2017年09月15日 16:01:31回复|顶()

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