大学堂

上传课程

您的位置：EEWORLD大学堂 / 嵌入式开发 / 嵌入式操作系统 / 操作系统哈尔滨工业大学 / L24-0

本课程为精品课，您可以登录eeworld继续观看：
L24-0
登录

课程目录课程笔记

时长：24分56秒
日期：2020/02/02
收藏视频
上传者：木犯001号
去评论

课程介绍

相关标签： OS

《操作系统》是计算机相关专业的一门重要的专业课，学习本课程旨在使学生全面地理解、掌握操作系统各部分的基本原理和实现技术；能深层次地使用和改造操作系统；具备设计和实现操作系统等大型系统软件的能力。课程注重和实际操作系统(Linux)结合，引导学生参与真实操作系统的相关实践和开发。

推荐视频

猜您喜欢

推荐帖子

输入一个高电平但PxIN=0??: 如题我用430的一个片子做电路，其中一个IO口输入一个高电平，已经设置好PxDIR,但通过IAR调试发现PxIN始终为0，不知道怎么回事？？请帮忙！！！！; neal9431 微控制器 MCU

利用FPGA实现GPS失步下精确守时: 至芯科技FPGA大牛 FPGA/CPLD

基于FPGA的相检宽带测频系统的设计: 至芯科技FPGA大牛 FPGA/CPLD

关于信号量的问题: 这个问题困恼了有一段时间了，问题描述：现在有两个任务，用Pend阻塞了，用的两个不同的中断去Post的，相互之间没有联系，程序在运行了一段时间后，Pend的任务进不去了，不知道为什么（这里不是说我没有Post,我额外的用了通信方式去Post这两个信号量，任务不进了，一开始，两种Post方式都是正常的），除了那两个任务不进外，其他任务很正常，比如，串口协议处理（用的消息队列），PID运算（用的是信; ywlzh 实时操作系统RTOS

【信号处理】MPEG视频解码中离散余弦逆变换的FPGA实现: 离散余弦逆变换IDCT是运动图像专家组MPEG视频解码的重要组成部分.采用行列分解的方法和基于分布算法的乘法累加器,实现了二维离散余弦逆变换的FPGA结构.设计采用自顶向下的方法,用硬件描述语言进行电路描述,并在ALTERA公司的ACEX1KEP1K30上实现.仿真实验结果表明,最大延迟时间为27ns,时钟最高频率可以达到13.35MHz,数据吞吐能力为6.515M/s,完全能满足运动图像压缩标准; hangsky FPGA/CPLD

给中年工程师忠告: 做了十几年工程师，酸甜苦辣、百感交集，感觉中中年工程师命运更为令人忧虑。因此想写篇《给中年工程师的忠告》，算是姊妹篇，希望对中年工程师能有所启发，同时也给年轻工程师有所提醒！所谓中年工程师，这里我们指35岁以上，仍然主要从事具体技术工作的工程师。他们和刚毕业的年轻人一样伏案编写软件、调试电路，岁月沧桑，有的甚至已是两鬓灰白。到了这个岁数上，老婆、孩子要养活，父母要孝敬，负担挺重。混的好的，弄个部门; eeleader FPGA/CPLD

推荐内容

热门视频更多

开源项目推荐更多

热门文章更多

电路图

可能感兴趣器件

完成课时学习+分/次

EEWorld订阅号

EEWorld服务号

汽车开发圈

机器人开发圈

About Us 关于我们客户服务联系方式器件索引网站地图最新更新手机版版权声明

站点相关：汽车电子智能硬件

北京市海淀区中关村大街18号B座15层1530室电话:(010)82350740 邮编：100190

电子工程世界版权所有京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函

京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved