Soc Design Lab - NYCU 2023

NYCU SOC class recording

• 课时1：Course plan (3小时9分37秒)

• 课时2：HLS (3小时3分6秒)

• 课时3：Verilog (3小时4分49秒)

• 课时4：Lab3 workbook explained (45分33秒)

• 课时5：verilog delay (26分0秒)

• 课时6：verilog fsm (22分0秒)

• 课时7：Caravel SoC - w4 (50分29秒)

• 课时8：Single cycle Processor (1小时9分43秒)

• 课时9：Multicycle processor (1小时55分44秒)

• 课时10：Lab3&4 explanation (1小时18分23秒)

• 课时11：Timer & DMA (36分22秒)

• 课时12：Interrupt (53分4秒)

• 课时13：GPIO (41分27秒)

• 课时14：FSIC (21分7秒)

• 课时15：Interconnect AXI (1小时20分33秒)

• 课时16：Interconnect IO Cache access (30分8秒)

• 课时17：AXI Bus Optimization (40分18秒)

• 课时18：Lab3 review & Lab5 (1小时10分17秒)

• 课时19：Memory - Cache (50分26秒)

• 课时20：DRAM (38分46秒)

• 课时21：Memory Tech (28分27秒)

• 课时22：Interrupt (1小时2分37秒)

• 课时23：Synchronization & semaphores (29分42秒)

• 课时24：Explanation (17分34秒)

• 课时25：code review Part 1 (56分42秒)

• 课时26：code review Part 2 (1小时35分1秒)

• 课时27：SDRAM Explanation (16分9秒)

• 课时28：Performance Optimization (31分18秒)

• 课时29：Final Project - Group 1 (34分59秒)

• 课时30：Final Project - Group 2 (7分28秒)

• 课时31：Final Project - Group 3 (17分49秒)

• 课时32：Final Project - Group 4 (10分16秒)

• 课时33：Final Project - Group 5 (13分42秒)

• 课时34：Final Project - Group 6 (10分39秒)

• 课时35：Final Project - Group 7 (15分16秒)

• 课时36：Final Project - Group 8 (17分25秒)

• 课时37：Final Project - Group 10 (29分51秒)

• 课时38：Final Project - Group 11 (20分29秒)

• 课时39：Final Project - Group 12 (6分14秒)

• 课时40：Final Project - Group 13 (12分17秒)

• 课时41：Final Project - Group 15 (26分52秒)