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Soc Design Lab - NYCU 2023
/
Verilog
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Verilog
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课程目录
课程笔记
课时1:Course plan
课时2:HLS
课时3:Verilog
课时4:Lab3 workbook explained
课时5:verilog delay
课时6:verilog fsm
课时7:Caravel SoC - w4
课时8:Single cycle Processor
课时9:Multicycle processor
课时10:Lab3&4 explanation
课时11:Timer & DMA
课时12:Interrupt
课时13:GPIO
课时14:FSIC
课时15:Interconnect AXI
课时16:Interconnect IO Cache access
课时17:AXI Bus Optimization
课时18:Lab3 review & Lab5
课时19:Memory - Cache
课时20:DRAM
课时21:Memory Tech
课时22:Interrupt
课时23:Synchronization & semaphores
课时24:Explanation
课时25:code review Part 1
课时26:code review Part 2
课时27:SDRAM Explanation
课时28:Performance Optimization
课时29:Final Project - Group 1
课时30:Final Project - Group 2
课时31:Final Project - Group 3
课时32:Final Project - Group 4
课时33:Final Project - Group 5
课时34:Final Project - Group 6
课时35:Final Project - Group 7
课时36:Final Project - Group 8
课时37:Final Project - Group 10
课时38:Final Project - Group 11
课时39:Final Project - Group 12
课时40:Final Project - Group 13
课时41:Final Project - Group 15
时长:3小时4分49秒
日期:2024/10/20
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上传者:宋元浩
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课程介绍
相关标签:
SoC
NYCU SOC class recording
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