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阻塞与非阻塞赋值
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阻塞与非阻塞赋值
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课程目录
课程笔记
课时1:软件下载说明
课时2:集成电路的应用及市场
课时3:集成电路的制造过程
课时4:从CPU的发展看IC的进展
课时5:从行业的发展看IC的进展
课时6:从ISSCC看IC的发展方向
课时7:数字系统的实现方法 (ASSP_FPGA_ASIC的对比)
课时8:组合逻辑电路
课时9:时序逻辑电路(1)
课时10:时序逻辑电路(2)
课时11:Verilog的历史和学习要点
课时12:端口、信号及数据类型
课时13:逻辑电平及数据操作
课时14:Assign 语句
课时15:Assign 举例
课时16:Always
课时17:阻塞与非阻塞赋值
课时18:D触发器的描述
课时19:时序电路的设计
课时20:面向测试的Verilog语法(1)
课时21:面向测试的Verilog语法(2)
课时22:电路设计实例1
课时23:电路设计实例2
课时24:Modelsim仿真
时长:26分3秒
日期:2018/08/08
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上传者:老白菜
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课程介绍
相关标签:
FPGA
VHDL
EDA
Verilog
集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。
本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言的基本知识、仿真工具、综合的基本概念及工具使用。
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