IC设计与方法-EEWORLD大学堂

简介

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段，在完成数字系统架构和算法设计的基础上，主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计，逻辑综合生成门级网表；后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。
本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言的基本知识、仿真工具、综合的基本概念及工具使用。

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讲师简介

张春，博士，副研究员。研究方向包括数模混合信号集成电路设计、嵌入式微处理器设计、数字信号处理、射频识别、高速串行通信等。作为课题负责人先后承担了国家重大专项“高速串行接口IP核研发与应用”，863项目“超高频（UHF）读写器芯片的研发与产业化”，973项目子课题“可植入无线微电流刺激器的设计与研究”，自然科学基金项目“空间飞行器中实时图像压缩的若干问题研究”,北京市科技计划项目“超小尺寸超薄RFID标签技术研究”等项目的研究工作。讲授研究生专业课“结构化集成电路设计”，“数字集成系统设计”，“IC设计与方法”，本科生课程“集成电路设计与实践”、“SOPC技术与应用”。

IC设计与方法

课时1：软件下载说明 (5分14秒)

课时2：集成电路的应用及市场 (9分26秒)

课时3：集成电路的制造过程 (11分41秒)

课时4：从CPU的发展看IC的进展 (6分29秒)

课时5：从行业的发展看IC的进展 (16分34秒)

课时6：从ISSCC看IC的发展方向 (6分14秒)

课时7：数字系统的实现方法（ASSP_FPGA_ASIC的对比） (20分33秒)

课时8：组合逻辑电路 (12分34秒)

课时9：时序逻辑电路(1) (21分42秒)

课时10：时序逻辑电路(2) (16分44秒)

课时11：Verilog的历史和学习要点 (7分19秒)

课时12：端口、信号及数据类型 (16分49秒)

课时13：逻辑电平及数据操作 (7分51秒)

课时14：Assign 语句 (14分13秒)

课时15：Assign 举例 (13分25秒)

课时16：Always (16分33秒)

课时17：阻塞与非阻塞赋值 (26分3秒)

课时18：D触发器的描述 (11分56秒)

课时19：时序电路的设计 (26分31秒)

课时20：面向测试的Verilog语法（1） (16分19秒)

课时21：面向测试的Verilog语法（2） (21分28秒)

课时22：电路设计实例1 (16分59秒)

课时23：电路设计实例2 (35分39秒)

课时24：Modelsim仿真 (26分39秒)