• 本课程为精品课,您可以登录eeworld继续观看:
  • 测量报告单位mm与mil双显示
  • 登录
课程介绍
相关标签: Cadence
cadence allegro 快速入门实战100讲
显示全部 ↓
推荐视频

    用户评论

    暂时无评论

    猜您喜欢

    推荐帖子

    辛斑竹又来发芯币了:你都是写“什么程序“的(限时三天)
    [i=s] 本帖最后由 辛昕 于 2015-8-25 14:54 编辑 [/i][b][size=4][color=Blue][color=Red]限时三天,限时三天!丫的,不是我故意玩饥饿销售,是实在群众太疯狂了,要是时间再长点我就是卖菊花都不够还。[/color]号外号外,芯币大赠送!回帖就给5个芯币,100%中奖,管你水不水,斑竹芯币多就是任性!回复技能点一个技能给300!回答问题再给100
    辛昕 编程基础
    STM32vsLuminary(同是Cortex-M3内核),你选谁?
    STM32vsLuminary(同是Cortex-M3内核),你选谁?欢迎讨论
    doublesex stm32/stm8
    版主,请问用RVDS开发STM,需要用哪种仿真器?
    STM有串口调试,是否就不需要仿真器了呢?
    hnyming stm32/stm8
    利用modelsim对quartus ii中的原理图文件进行仿真测试的一些问题
    大家好,希望各位fpga大侠帮助在下解决一下问题。就是利用modelsim对quartus ii中的原理图文件进行仿真时,需要先将原理图文件转换为.v文件,并且还需添加ip库,还是实际情况并没有这样复杂,只需将原理图文件在quartus ii中设置为顶层文件,在编写个激励测试文件直接进行仿真测试呢。方法二我试过了,方法一由于需要添加ip库不懂,就没试。我的方法二是这样的,但没有成功。上面是我的原理
    xuhongming FPGA/CPLD
    chipscope核的问题
    近日在做实验时遇到这样的问题,在ISE工程中如果使用chipscope核的xco文件进行综合实现不会出问题,如果使用v文件就出现错误。导入到EDk工程中总是出错的。错误提示见下面:NgdBuild:604 - logical block 'burst_fiber_source_0/burst_fiber_source_0/USER_LOGIC_I/my_vio0' with type 'my_vi
    eeleader FPGA/CPLD
    stc11f02烧写问题??
    我的stc11f02 只能烧写一次,换了3片,都是这样。再写第二次,串口指示灯不闪烁。不知道为什么??调试程序太费l了。。。???p1.0p1.1 接地不起作用、
    wyflzw stm32/stm8

    推荐内容

    可能感兴趣器件

    EEWorld订阅号

    EEWorld服务号

    汽车开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关: 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2023 EEWORLD.com.cn, Inc. All rights reserved