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Verilog HDL硬件描述语言基础培训
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Verilog HDL自顶向下的设计思想
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Verilog HDL自顶向下的设计思想
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课程目录
课程笔记
课时1:Verilog HDL硬件描述语言概述
课时2:Verilog HDL自顶向下的设计思想
课时3:是选择Verilog还是VHDL
课时4:Verilog HDL有什么用处
课时5:如何避免竞争和冒险
课时6:行为级和RTL级
课时7:Verilog模块的编写与验证举例
课时8:ModelSim和Quartus的使用
课时9:Verilog模块的基本构成要素
课时10:Verilog HDL有什么用处
课时11:Verilog中reg与wire的不同点
课时12:Verilog中阻塞与非阻塞
课时13:Verilog中两种不同的赋值语句
时长:10分5秒
日期:2015/04/09
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上传者:chenyy
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FPGA
Verilog HDL
硬件描述语言
Verilog HDL硬件描述语言概述
Verilog HDL自顶向下的设计思想
是选择Verilog还是VHDL
Verilog HDL有什么用处
如何避免竞争和冒险
行为级和RTL级
Verilog模块的编写与验证举例
ModelSim和Quartus的使用
Verilog模块的基本构成要素
Verilog HDL有什么用处
Verilog中reg与wire的不同点
Verilog中阻塞与非阻塞
Verilog中两种不同的赋值语句
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用户评论
Porang
好多都卡着 看不了,,,。。。。
2015年06月30日 16:30:17
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chenyy
很好的视频,学习了
2015年04月09日 14:48:25
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