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Verilog中reg与wire的不同点
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时长：8分11秒
日期：2015/04/09
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上传者：chenyy
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课程介绍

相关标签： FPGA Verilog HDL 硬件描述语言

Verilog HDL硬件描述语言概述
Verilog HDL自顶向下的设计思想
是选择Verilog还是VHDL
Verilog HDL有什么用处
如何避免竞争和冒险
行为级和RTL级
Verilog模块的编写与验证举例
ModelSim和Quartus的使用
Verilog模块的基本构成要素
Verilog HDL有什么用处
Verilog中reg与wire的不同点
Verilog中阻塞与非阻塞
Verilog中两种不同的赋值语句

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