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课程目录课程笔记
  • 时长：12分56秒
  • 日期：2017/01/07
  • 收藏视频
  • 上传者：老白菜
课程介绍

本教程主要介绍了Verilog HDL 基本语法，如：常用Verilogy语法：模块的结构、数据类型、运算符与表达式、赋值语句和块语句、条件语句、循环语句、生成语句、结构说明、任务和函数说明语句、常用的系统任务、调试用的系统任务、常用编译预处理语句等，由广州周立功单片机科技有限公司录制。

上传者： 老白菜
相关标签： FPGA Verilog 周立功 语法
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