《Verilog HDL设计与实战》分为四个部分：ModelSim仿真工具与QuartusⅡ开发工具的基本操作、VerilogHDL的语法介绍、FPGA实例设计和基于Qsys的NiosⅡ实例设计。首先介绍QuartusII的基本操作，包括工程的新建、代码的编辑、原理图的设计、VerilogHDL的代码设计、基于QuartusⅡ和ModelSim的波形仿真及FPGA配置文件的下载等与FPGA设计有关的基本操作。之后配合VerilogHDL程序实例以VerilogHDL知识点的方式逐个介绍它的基本语法。然后，以实例为切入点，从简单到复杂，介绍组合电路的建模、时序电路的建模和综合实例的设计。
共26课时8小时2秒
多用模板有利于我们节省时间。明德扬的模板，包含了至简设计法的计数器、状态机、FIFO和模块结构等，这些是RTL代码最常见的部分。使用这些模板的时候，工程师只需按顺序填空，就能快速地进行设计，可节省大量时间。
共2课时34分48秒
