Verilog HDL数字集成电路设计原理与应用 蔡觉平 何小川 西安电子科技大学 蔡觉平、李振荣主讲
共30课时21小时25分16秒
详细讲解了Verilog硬件描述语言基础及设计方法,然后以数字电路中应用广泛的分频器为例展示了如何使用硬件描述语言来完成FPGA设计。并介绍了FPGA应用行业及场景、通过案例了解FPGA技术应用领域。
共6课时1小时24分15秒
基于verilog从硬件、软件及实战详细讲解fpga,实战篇每章都包含知识简介、实验任务、硬件设计、程序设计、下载验证五个部分。手把手教学,快来跟原子哥畅游fpga学习吧
共83课时1天18小时53分50秒
《Verilog HDL设计与实战》分为四个部分:ModelSim仿真工具与QuartusⅡ开发工具的基本操作、VerilogHDL的语法介绍、FPGA实例设计和基于Qsys的NiosⅡ实例设计。首先介绍QuartusII的基本操作,包括工程的新建、代码的编辑、原理图的设计、VerilogHDL的代码设计、基于QuartusⅡ和ModelSim的波形仿真及FPGA配置文件的下载等与FPGA设计有关的基本操作。之后配合VerilogHDL程序实例以VerilogHDL知识点的方式逐个介绍它的基本语法。然后,以实例为切入点,从简单到复杂,介绍组合电路的建模、时序电路的建模和综合实例的设计。
共26课时8小时2秒
多用模板有利于我们节省时间。明德扬的模板,包含了至简设计法的计数器、状态机、FIFO和模块结构等,这些是RTL代码最常见的部分。使用这些模板的时候,工程师只需按顺序填空,就能快速地进行设计,可节省大量时间。
共2课时34分48秒