Verilog HDL设计与实战

《Verilog HDL设计与实战》分为四个部分：ModelSim仿真工具与QuartusⅡ开发工具的基本操作、VerilogHDL的语法介绍、FPGA实例设计和基于Qsys的NiosⅡ实例设计。首先介绍QuartusII的基本操作，包括工程的新建、代码的编辑、原理图的设计、VerilogHDL的代码设计、基于QuartusⅡ和ModelSim的波形仿真及FPGA配置文件的下载等与FPGA设计有关的基本操作。之后配合VerilogHDL程序实例以VerilogHDL知识点的方式逐个介绍它的基本语法。然后，以实例为切入点，从简单到复杂，介绍组合电路的建模、时序电路的建模和综合实例的设计。

• 课时1：ModelSim仿真工具与Quartus II开发工具的基本操作 (31分16秒)

• 课时2：Verilog HDL的简要介绍 (19分35秒)

• 课时3：Verilog HDL的数据对象 (12分47秒)

• 课时4：Verilog HDL操作符 (22分32秒)

• 课时5：Verilog HDL的并行语句 (25分8秒)

• 课时6：Verilog HDL的顺序语句 (11分35秒)

• 课时7：Verilog HDL的自定义原语（UDP） (11分10秒)

• 课时8：Verilog HDL的任务与函数 (13分27秒)

• 课时9：Verilog HDL的其它语法知识 (15分45秒)

• 课时10：Verilog HDL的测试平台编写 (7分51秒)

• 课时11：Verilog HDL设计规范 (15分1秒)

• 课时12：Verilog HDL基本组合电路建模 (13分3秒)

• 课时13：Verilog HDL的基本时序电路建模 (10分21秒)

• 课时14：信道加密与解密 (4分40秒)

• 课时15：CRC编码 (9分2秒)

• 课时16：数字钟设计 (19分20秒)

• 课时17：HDB3编码与译码 (26分50秒)

• 课时18：SPI 数据通信 (18分34秒)

• 课时19：UART 数据通信 (10分48秒)

• 课时20：交通灯控制器建模 (5分50秒)

• 课时21：基于Qsys的第一个Nios II 系统 (21分15秒)

• 课时22：PIO核的应用系统 (47分21秒)

• 课时23：UART核的应用 (31分20秒)

• 课时24：Interval Timer核的应用 (32分19秒)

• 课时25：SPI核的应用 (22分0秒)

• 课时26：基于Qsys的自定义外设与指令 (21分12秒)