• 本课程为精品课,您可以登录eeworld继续观看:
  • PS的脉动定时器中断ps_timer
  • 登录
课程介绍
相关标签: FPGA Zynq
黑金ZYNQ fpga视频教程
显示全部 ↓
推荐视频

    用户评论

    ysz1234
    您好 ,我按照这个方法制作的boot.bin放在qspiflash上启动提示以下错误,请问是啥原因?谢谢! U-Boot 2017.01 (Sep 06 2023 - 00:36:54 -0700) Board: Xilinx Zynq DRAM: ECC disabled 512 MiB MMC: sdhci@e0101000: 0 (eMMC) SF: Detected s25fl256s_64k with page size 256 Bytes, erase size 64 KiB, total 64 MiB *** Warning - bad CRC, using default environment In: serial Out: serial Err: serial Net: ZYNQ GEM: e000b000, phyaddr ffffffff, interface rgmii-id eth0: ethernet@e000b000 U-BOOT for petalinux_test_20230830 ethernet@e000b000 Waiting for PHY auto negotiation to complete......... TIMEOUT ! Hit any key to stop autoboot: 0 SF: Detected s25fl256s_64k with page size 256 Bytes, erase size 64 KiB, total 64 MiB device 0 offset 0x520000, size 0xa80000 SF: 11010048 bytes @ 0x520000 Read: OK Wrong Image Format for bootm command ERROR: can't get kernel image!
    2023年09月06日 16:15:26回复|(1)
    jindingyongli
    我想要一个成品或模组, 测距5-10米,需要以太网输出。
    2022年09月21日 09:44:11回复|()

    猜您喜欢

    推荐帖子

    求msp430内部ADC12测交流电压的程序
    求msp430内部ADC12测交流电压的程序,积分求交流电压算法有哪位大神会啊?跪求!:Cry:
    xujuncheng 微控制器 MCU
    关于求余%,乘*除/符号运用
    test_freq[31:0];base_cnt_reg[31:0];test_cnt_reg[31:0];test_freq = 50000000 * test_cnt_reg / base_cnt_reg;和这句test_freq = 50000000 / base_cnt_reg * test_cnt_reg ; 有什么区别吗? 这两句在数学上不是等价的吗?为什么我在编译的时候前一句 会出现
    wall_e FPGA/CPLD
    【问TI】Stelleris系列ARM芯片用SWD方式,硬件如何连接
    由于SWD方式貌似比JTAG方式仿真和调试能少用两个IO口,以后想只留SWD调试接口来做产品,看了一下芯片的DataSheet,还是不清楚到底要连几根线才好用。有的说要3根SWCLK,SWDIO,和TRST信号线,有的朋友说还要用引线到仿真器的SWO。请专家给个典型连接关系说明,有参考图更佳,很我评估板都是JTAG和SWD合在一起设计的,现在就想多余点GPIO口,能省则省的想法来实现。
    古道热肠MP3 微控制器 MCU
    请问:如何在EVC的Emulator中使用IImage?
    为什么在EVC的Emulator中使用IImage,出现CoCreateInstance失败,返回-2147221164.应该如何做呢?急救!谢谢!
    luoxianbo 嵌入式系统
    找工作搜罗的关于电子基础知识的简单资料
    总结的一些笔试面试题资料,数字电路方面的比较多,还期望大家看完之后多提意见。[[i] 本帖最后由 linda_xia 于 2010-4-12 08:25 编辑 [/i]]
    linda_xia 模拟电子
    有个问题 直接问了——关于在逻辑中增加测试逻辑问题
    你好 夏老师我在调试中,想定位设计中是否有问题,因此在原来设计的基础上加入了一些逻辑电路来查看我发出的数据,仅仅是在原来的设计上加入它们,然后用chipscope来查看。加入的逻辑没有输出 ,只是充当把原来设计的一些信号抓取下来(作了些比较)通过chipscope来观察。原来设计是没有问题的,我加这些也通过了行为仿真,可以实现需要的观察逻辑。问题:生成下载代码后,chipscope采集观察逻辑的信
    lisely FPGA/CPLD

    推荐内容

    可能感兴趣器件

    EEWorld订阅号

    EEWorld服务号

    汽车开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关: 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2023 EEWORLD.com.cn, Inc. All rights reserved