• 本课程为精品课,您可以登录eeworld继续观看:
  • 5e_ Design Constraints (SDC)
  • 登录
课程介绍
相关标签: VLSI
Bar-Ilan University 83-612: Digital VLSI Design

In this course, I cover the basics of Chip Implementation, from designing the logic (RTL) to providing a layout ready for fabrication (GDS).

Lecture slides can be found on the EnICS Labs web site at: 
https://enicslabs.com/academic-courses/dvd-english/

显示全部 ↓
推荐视频

    用户评论

    暂时无评论

    猜您喜欢

    推荐帖子

    SPI接口集中研究
    [color=black][font=Verdana]援引自[/font][/color][url=http://embedded.com/columns/beginerscorner/9900483?_requestid=39340]http://embedded.com/columns/begi ... 83?_requestid=39340[/url][color=black][font=V
    xiaoxin1 FPGA/CPLD
    MSP430G2452芯片时钟问题
    我是用来定时器定时采样交流信号的,需要精确的晶振频率,那MSP430G2452芯片如何配置DCO为精确的8M晶振呢?
    zhaimcrazy 微控制器 MCU
    上一块小板,画板思维定势,高手们给点意见
    上一块小板,画板思维定势,高手们给点意见,很都问题都是我认为对的,别人却认为是错误的,高手们来拍砖吧
    电子工程1 PCB设计
    现代nand flash的cache read操作的问题
    请教大家一个关于现代nand flash的cache read操作的问题:资料中介绍说,采用cache read操作时可一次完成flash多块数据读取,而我在操作过程中(USB的DMA方式),出现了漏页数据现象,这是怎么回事?现代nand flash的cache read操作究竟是怎么一回事?那么在cache read完一页数据时会有R/B信号输出吗?资料好像没有细说!望各位解答一下,谢谢!
    yoyomomo 嵌入式系统
    急!!!求助!在SOC系统运用APB总线实现数据传输。
    模块1、2是8位寄存器,模块3是16位寄存器。将模块1、2中的数据通过APB总线传送到存储模块3中。APB桥通过选择信号分别选中两个模块,通过APB总线读取数据,数据读取完毕后选中模块3,将数据传输到存储模块3中。多谢大家了!!!
    ge11232002 嵌入式系统
    高手来看看这个震荡电路
    本人这几天参考书上仿真了一个并联改进型电容三点式振荡电路,可以震荡,但波形总是负的,百思不得其解!高手指点一下,不胜感激!好了,上图……
    山鱼 模拟电子

    推荐内容

    可能感兴趣器件

    EEWorld订阅号

    EEWorld服务号

    汽车开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关: 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2023 EEWORLD.com.cn, Inc. All rights reserved