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verilog HDL数字集成电路设计原理与应用

FPGA ASIC Verilog 共30课时 21小时25分16秒
简介

Verilog HDL数字集成电路设计原理与应用 蔡觉平 何小川 西安电子科技大学 蔡觉平、李振荣主讲

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