datasheet

大学堂

您的位置：EEWORLD大学堂 / 嵌入式开发 / FPGA / verilog HDL数字集成电路设计原理与应用 / 语言要素 数据类型

  • 本课程为精品课，您可以登录eeworld继续观看：
  • 语言要素 数据类型
  • 登录
课程目录课程笔记
课程介绍
相关标签： FPGA ASIC Verilog
Verilog HDL数字集成电路设计原理与应用 蔡觉平 何小川 西安电子科技大学 蔡觉平、李振荣主讲
显示全部 ↓
推荐视频

    猜您喜欢

    推荐帖子

    DTCP
    有人做过这个DTCP吗，记得HDMI里面有个HDCP。里面Authentication Key, Exchange Key, Content Key是他认识我，我不认识它。有人知道这些Key的具体意义吗？[url]http://www.dtcp.com/documents/dtcp/dtcp-overview.pdf[/url]
    5525 FPGA/CPLD
    易安数据恢复010--51293635硬盘数据恢复数码相机数据恢复 密码破解密 服务器数据恢复
    易安数据恢复010--51293635硬盘数据恢复数码相机数据恢复 密码破解密 服务器数据恢复U盘数据恢复 移动硬盘数据恢复 解密 密码破解 文件夹加密解密 苹果机数据恢复苹果电脑数据恢复linux数据恢复公司网址：http://www.51huifu.com/北京易安信息安全研究中心 7x24小时数据急救热线：010--51293635data recovery ,hard drive data
    ltby00 嵌入式系统
    《FPGA三国志》FPGA比CPLD的优越性在那里
    目前CPLD主要有：I/O Expanderprotocal bridgeglue logicconfig or power sequence management.FPGA:基本上已经可以构建很多SOPC的应用了，因为目前FPGA的发展也是1--向32nm工艺前进2--内置超过120万以上的LE （按照每个产品比前一代扩大一倍来算）3--内置更多，而且不同容量的块RAM，实现更好的包通讯和DSP
    liumnqti FPGA/CPLD
    103ZE定时器外部模式1计数上限频率是多少
    我用STM32的TIM2或TIM8的外部时钟模式1,对一个外部50M的方波计数,理论1ms能计50000个数,但实际只计了24000多个数.在10M以下时计数就很准的.我想问一下版主STM32对外部时钟计数频率上限是多少啊?
    sealcold stm32/stm8
    MSP430低功耗和唤醒
    为什么低功耗还可以进入中断程序，中断的时钟源是什么？
    zmsxhy 微控制器 MCU
    单电源运放图集
    [i=s] 本帖最后由 paulhyde 于 2014-9-15 09:15 编辑 [/i]:) :) :) 如题
    hqm1921 电子竞赛

    推荐内容

    热门视频更多

    开源项目推荐更多

    热门文章更多

    电路图

    可能感兴趣器件

    完成课时学习+分/次

     
    EEWorld订阅号

     
    EEWorld服务号

     
    汽车开发圈

     
    机器人开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关： 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved