时序逻辑设计要点-Verilog HDL硬件描述语言高阶培训 -EEWORLD大学堂

课程介绍

相关标签： FPGA Verilog HDL 硬件描述语言

FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例（1）：:8位数据通路控制器
组合逻辑举例（2）：一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一：用门级结构描述D触发器；示例二：编写测试模块通过仿真检查设计正确与否；
示例三：由已设计的模块来构成高一级的模块；示例四：带异步复位端的D触发器。
实例：T触发器和计数器的实现及测试
实例：用一位全加器组成4位全加器和指令译码电路的设计
实例：指令译码电路的测试
FPGA设计中不同抽象级别HDL模型：系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

显示全部 ↓

猜您喜欢

推荐帖子

辩论-C开发中使用库函数好，还是不使用库函数好: 在开发中，总是会遇到是否使用库函数的问题？那么究竟是使用库函数好还不使用呢？大家单谈各自的看法。[[i] 本帖最后由 zhaojun_xf 于 2010-7-10 08:37 编辑 [/i]]; zhaojun_xf 单片机

全国大学生电子设计竞赛2010 年TI 杯模拟电子系统专题邀请赛试题: [i=s] 本帖最后由 paulhyde 于 2014-9-15 09:46 编辑 [/i]大家讨论下，给点意见; hrr666 电子竞赛

STM3272MHz解码jpg文件很慢: 我用STM32 控制一个320x240的 TFT屏，需要显示jpg的文件，感觉刷整屏的时候速度很慢；显示bmp文件时刷整屏的时候就很快。STM32是不是不适合解码jpg文件呢？; fox5520 stm32/stm8

MCU做I2C翻译动作: 各位大侠，最近我在做一项目，需要用LPC1114 硬件I2C（做slave用）接收A器件通过I2C发来的数据并翻译解释成相应的数据通过用GPIO模拟的I2C master发出去控制B器件，目前比较困惑的是这个翻译处理过程在中断中做呢，还是在mainloop循环中做，毕竟没有线程可用，有没有大侠做过类似的项目，请帮忙指点下，怎么样效率高点。谢谢; 阿笨兔 NXP MCU

S3C6410 WINCE6 SD卡升级求解: 最近在思考一个问题，就是有关SD卡升级的。我看到过三星发布2442下的SD卡升级，但有个缺陷是只支持FAT格式的小容量卡，而且，在EBOOT里面去读写卡的block、sector，简直有点复杂。我在想，如果是FAT32格式的(现在基本上都是FAT32格式了)SD卡能支持的话，那么升级就很轻松了。但问题是EBOOT下如何才能支持FAT32格式呢？不知道大侠们有没有好的解决方案。。。。。谢谢。; user8786 嵌入式系统

晒WEBENCH设计的过程+3串3并LED: 这个可以照明用的啦，适应，方便; pleasemissme 模拟与混合信号

大学堂

您的位置：EEWORLD大学堂 / 计算机及编程 / Verilog HDL硬件描述语言高阶培训 / 时序逻辑设计要点

推荐视频

推荐内容

热门视频更多

开源项目推荐更多

热门文章更多