避免冒险竞争和流水线-Verilog HDL硬件描述语言高阶培训 -EEWORLD大学堂

课程介绍

相关标签： FPGA Verilog HDL 硬件描述语言

FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例（1）：:8位数据通路控制器
组合逻辑举例（2）：一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一：用门级结构描述D触发器；示例二：编写测试模块通过仿真检查设计正确与否；
示例三：由已设计的模块来构成高一级的模块；示例四：带异步复位端的D触发器。
实例：T触发器和计数器的实现及测试
实例：用一位全加器组成4位全加器和指令译码电路的设计
实例：指令译码电路的测试
FPGA设计中不同抽象级别HDL模型：系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

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分享心得【Nucleo第一篇】用mbed开发之LED闪烁: [i=s] 本帖最后由 arthasarthas 于 2014-10-6 14:27 编辑 [/i]MBED如何注册和打开开发环境不说了。测试了第一个例程LED闪烁，学习使用DigitalOut这个类官方例程如下：所有代码中就只需要看懂DigitalOut myled(LED1);即可在IDE下面有DigitalOut的说明，可以简单看看怎么使用。DigitalOut大小写一定要看清楚不能写错。m; arthasarthas stm32/stm8

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蛋贴——请见谅，没有分了: 小弟没分了，请见谅。; jw5200 嵌入式系统

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