课程介绍
FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例(1)::8位数据通路控制器
组合逻辑举例(2):一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一:用门级结构描述D触发器;示例二:编写测试模块通过仿真检查设计正确与否;
示例三:由已设计的模块来构成高一级的模块;示例四:带异步复位端的D触发器。
实例:T触发器和计数器的实现及测试
实例:用一位全加器组成4位全加器和指令译码电路的设计
实例:指令译码电路的测试
FPGA设计中不同抽象级别HDL模型:系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

显示全部 ↓
推荐视频

    猜您喜欢

    推荐帖子

    lpc2366电源电压过高
    最近调试LPC2366发现,该芯片再电源电压为3.5V时,可以下载程序但是不能正常工作;
    yangxf1217 ARM技术
    μC/OS-II实时性能测试指标
    μC/OS-II实时性能测试指标  衡量嵌入式实时操作系统的好坏一般主要参考以下主要性能指标参数: 任务切换时间、中断响应时间、任务响应时间、任务创建/删除时间、交替信号量时间、取得/释放信号量时间、交替消息队列传输时间等。本文仅对前2个最重要的指标参数进行测试分析。1 任务切换时间  任务切换时间(Task Content Switch Time)可以反映出RTOS执行任务的速度。  μC/OS
    dianzijie5 嵌入式系统
    元旦快乐!
    马上我们就要大三下学期了,我们的专业大四就没有课了,不知道该怎么办,虽然说有目标,希望各位高人可以指点就业岗位!谢谢大家!
    张大爷 聊聊、笑笑、闹闹
    如何从零开始开发一款嵌入式产品(20年的嵌入式经验)
    这是在其他网站上看到的,有多好就不说了,大家看看吧!
    eastman1986 嵌入式系统
    出个DSP开发板
    [i=s] 本帖最后由 a7458969 于 2015-7-10 13:59 编辑 [/i][table=98%,rgb(238, 238, 238)][tr][td]剁手买了dsp5509+xds100v,原价300,几乎没用过,打包200出售接受小刀,不单卖,欢迎工程师学生朋友咨询,另外接单片机/dsp/嵌入式linux类项目,顺丰包邮[align=left][backcolor=rgb(25
    a7458969 淘e淘
    哪位知道 印字为 PBA1 TSOP-5 贴片 是什么IC
    :L 哪位知道 印字为 PBA1TSOP-5 贴片 是什么IC
    goat19850317 电源技术

    推荐内容

    可能感兴趣器件

    完成课时学习+分/次

     
    EEWorld订阅号

     
    EEWorld服务号

     
    汽车开发圈

     
    机器人开发圈

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

    站点相关: 汽车电子 智能硬件

    北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

    电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved