组合逻辑举例（2）：一个8 bit三态数据通路控制器-Verilog HDL硬件描述语言高阶培训 -EEWORLD大学堂

课程介绍

相关标签： FPGA Verilog HDL 硬件描述语言

FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例（1）：:8位数据通路控制器
组合逻辑举例（2）：一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一：用门级结构描述D触发器；示例二：编写测试模块通过仿真检查设计正确与否；
示例三：由已设计的模块来构成高一级的模块；示例四：带异步复位端的D触发器。
实例：T触发器和计数器的实现及测试
实例：用一位全加器组成4位全加器和指令译码电路的设计
实例：指令译码电路的测试
FPGA设计中不同抽象级别HDL模型：系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

显示全部 ↓

猜您喜欢

推荐帖子

（已颁奖）不可错过的一次邂逅，TTI携TE传感器样片与你相见！免费样片申请活动开始啦: [align=left][font=微软雅黑][size=10.5pt]活动已颁奖[/size][/font][url=https://bbs.eeworld.com.cn/thread-528878-1-1.html]>>点击进入颁奖帖[/url][/align][align=left][font=][size=10.5pt][/size][/font][/align][align=left][; EEWORLD社区综合技术交流

求懂ota镜像页下载高手，支付酬劳: 本人目前研究ota，遇到一些问题。求高手指点，有报酬，qq：616644358; nanzi 无线连接

学习MSP430过程超低功耗经验总结: [p=28, null, left][color=rgb(85, 85, 85)][font=微软雅黑, Tahoma,]前端传感器制作完成，硬件没有问题，各个模块测试顺利达到预期。为了保证前端传感器在1600mAh的电池供电下，稳定工作5年以上，我们设置：每天一小时传输一次温度数据，单片机在LPM3下，zigbee断电，tmp100在shutdown模式，所有不用的I/O设置输入（高阻态，或者相; Aguilera 微控制器 MCU

蓝牙手柄的使用: [i=s] 本帖最后由 sanxiawu 于 2018-7-26 22:53 编辑 [/i]买了个这个蓝牙手柄，拆机发现是这个 [color=#333333][font=][size=14px]ST17H26 BLE4.0芯片[/size][/font][/color][font=Helvetica Neue, Helvetica, Arial, sans-serif][color=#33333; sanxiawu MicroPython开源版块

问一个24L01前导码的问题: NRF24L01的datasheet是这样写的。。。那这8个位是怎么定的捏？好像后面就没有了~麻烦各位看看。。; huangguan 无线连接

EEWORLD大学堂----Altera在Arria II GX收发器FPGA上实现PCIe、XAUI和3G-SDI: Altera在Arria II GX收发器FPGA上实现PCIe、XAUI和3G-SDI：https://training.eeworld.com.cn/course/2149您是否需要不断提供越来越多的设计功能，同时还要跟上新标准的变化，降低成本和功耗?请观看这一新的7分钟视频，看看在我们具有高端功能的低成本收发器FPGA——Arria II GX上实现各种协议。; chenyy FPGA/CPLD

大学堂

您的位置：EEWORLD大学堂 / 计算机及编程 / Verilog HDL硬件描述语言高阶培训 / 组合逻辑举例（2）：一个8 bit三态数据通路控制器

推荐视频

推荐内容

热门视频更多

开源项目推荐更多

热门文章更多